Twitterer Patrick Schur hat zur Frage der höheren TDPs von Zen 4 nochmals nachgelegt und genaue TDP-Klassen für die Zen-4-basierten Desktop-Prozessoren mit Codenamen "Raphael" notiert. Durch die nochmalige Verwendung des Begriffs "TDP" sowie der teilweise Verwendung bekannter TDP-Klassen (65W, 95W, 105W) wird auch klarer, dass hiermit keineswegs die Package Power (PPT) gemeint ist, sondern tatsächlich "nur" die TDP. Allerdings fügt ExecutableFix @ Twitter hierzu die Information an, dass die "normalen" Prozessoren-Modelle nur bis 120 Watt TDP gehen werden – die TDP-Klasse von 170 Watt bleibt hingegen Sonder-Modellen außerhalb des normalen Produktkatalogs vorbehalten. Dies sieht dann wiederum wesentlich freundlicher aus, denn auf 120 Watt TDP würde die Package Power gemäß der bisherigen Rechnung (TDP x 1,35 = PPT) "nur" auf 162 Watt hinaufgehen (von derzeit maximal 142 Watt).

The exact TDP numbers for Raphael are 65, 95, 105, 120 and 170 W.
Quelle:  Patrick Schur @ Twitter am 14. Juli 2021
 
That 170W isn't a normal TDP value. 120W is the max for the normal SKUs.
Quelle:  ExecutableFix @ Twitter am 14. Juli 2021

Der hohe Sprung von der vorletzten zu letzten TDP-Klasse von 120 auf gleich 170 Watt samt dem Hinweis auf "Sonder-Modelle" läßt sich im übrigen durchaus in diese Richtung hin deuten, dass sich AMD hiermit die Möglichkeit zu 24-Kernern im Desktop-Segment dennoch offenläßt. Technisch sollte dies jederzeit möglich sein – und AMD dürfte dies ausnutzen, wenn man hierfür Bedarf sieht. In jedem Fall gehen somit (Kern-normiert) die TDP-Werte der "normalen" Desktop-Modellen von Zen 4 nur leicht (von 105 auf 120 Watt) nach oben. Ob dies auch auf den realen Verbrauch unter Volllast zutrifft, deutet sich zwar an, bedarf jedoch weiterer Klärung. Erstaunlich bleibt diese TDP-Erhöhung dennoch, denn eigentlich sollte man unter der 5nm-Fertigung und ohne Zuwachs bei der Kern-Anzahl genügend Reserven aufbauen, um eher denn den Stromverbrauch absenken zu können als denn hochziehen zu müssen. Aber womöglich wird AMD bei Zen 4 dann einfach durch den Wettbewerb stärker herausgefordert – und kann es sich daher nicht mehr leisten, gewisse Reserven liegenzulassen.

Von Greymon55 @ Twitter kommt eine Zusammenfassung des (dem Twitterer) bekannten Gerüchtestands zu den NextGen-Grafiklösungen rund um AMDs Navi 3X und nVidias AD10X Grafikchips. Das ganze hat somit nicht den Anspruch eines eigenständigen Leaks, sondern ist eher aus Gerüchten und Geraune zusammengesetzt – und teilweise sogar noch mit zusätzlichen Fragezeichen versehen, dort wo der Twitterer sich seiner Sache selber noch nicht sicher ist. Dies betrifft anzunehmenderweise auch die Angabe zur Anzahl an Shader-Clustern bei den kleineren Lovelace-Chips AD103 & AD104 – welche bisher noch nirgendwo genannt wurden und deren Hardware-Angaben daher derzeit womöglich einfach nur spekuliert sind. Hierzu würde vor allem die marginale Differenz zwischen AD103 (angeblich 128 Shader-Cluster) und AD102 (angeblich 144 Shader-Cluster, bereits von anderer Quelle derart genannt) überraschen, denn dafür bräuchte man eigentlich keine zwei unterschiedlichen Grafikchips auflegen.

navi31: tsmc 5nm+6nm chiplets/GDDR6 256bit/256mb ic?
navi32: tsmc 5nm+6nm chiplets/GDDR6 192bit/192mb ic?
navi33: tsmc 6nm monolithic/GDDR6 128bit/128mb ic?
 
ad102: tsmc 5nm monolithic/GDDR6X/144sm?
ad103: tsmc 5nm monolithic/GDDR6X/128sm?
ad104: tsmc 5nm monolithic/GDDR6X/72sm?
Quelle:  Greymon55 @ Twitter am 14. Juli 2021 (inkl. nachfolgendem Tweet)

Der spannender Teil liegt somit bei den Navi-3X-Chips, wo erneut die These ausgebreitet wird, dass allein Navi 31 & 32 im Chiplet-Design daherkommen, Navi 33 hingegen als monolithischer Ansatz. Dies geht entgegen anderen Darstellungen, bleibt jedoch vor einer endgültigen Auflösung hierzu weiterhin als Möglichkeit vorhanden. Interessanter als dass sind jedoch die genannten Speicherinterfaces und Mengen von Infinity Cache bei Navi 3X: Danach soll es – gemäß dieser These, welche keinen Leak darstellt – die gleichen Speicherinterfaces wie bei Navi 2X geben, zu allerdings der doppelten Menge an Infinity Cache gegenüber Navi 2X. Für Navi 33 würde dies beispielsweise bedeuten, dass dieselben 80 Shader-Cluster wie bei Navi 21 dann mit nur 128-Bit-Interface und 128 MB Infinity Cache zu füttern wären – eine zumindest "herausfordernd" zu nennende Aufgabe, bei welcher es fraglich ist, ob da wirklich dieselbe Performance wie bei Navi 21 herauskommen kann.

Eine gegenteilige Aussage hierzu kommt von Kepler_L2 @ Twitter, welcher in der Vergangenheit bereits einen tieferen Einblick in die Materie bewiesen hat. Jener hat auf die Frage zur Menge des Infinity Caches bei Navi 3X nur das kurze Statement "4x Navi2" abgegeben – was zumindest in der Spitze bei Navi 31 & 32 nochmals größere Mengen an Infinity Cache bedeuten würde. Speziell für Navi 33 kann man dies allerdings weiterhin als "nur" 128 MB lesen (ausgehend von den 32 MB bei Navi 23), was weiterhin schwerlich zu einem Speicherinterface mit nur 128 Bit Breite passt. Natürlich wird Aufgabenstellung und Preisgefüge für einen Navi-33-Chip anders ausfallen als für einen Navi-21-Chip, trotz der gleichen 80 Shader-Cluster – aber dennoch erscheint es schwer vorstellbar, 80 Shader-Cluster auf potentiell mehr Takt und mit höherer IPC nur mit einem 128-Bit-Interface gut auslasten zu wollen.